Nuovi chip di silicio 3D ad altissima densità a strati sovrapposti, frontiera della miniturizzazione

Molti ricercatori ritengono che il prossimo grande progresso non deriverà da un’ulteriore miniaturizzazione dei dispositivi, bensì dalla loro costruzione in altezza.

Un team guidato da Qing Cao, professore di scienza e ingegneria dei materiali presso il Grainger College of Engineering dell’Università dell’Illinois, ha dimostrato un nuovo metodo per sovrapporre più strati di componenti elettronici al silicio. Questo approccio potrebbe aumentare drasticamente la densità di calcolo, migliorare le prestazioni e ridurre il consumo energetico, ampliando al contempo i progressi che hanno guidato l’industria dei semiconduttori per oltre mezzo secolo.

“Prendiamo ad esempio qualcosa di semplice come la memoria statica ad accesso casuale (SRAM), universale nelle CPU e nelle GPU. Oggi occorrono sei dispositivi microelettronici chiamati transistor su un singolo piano per memorizzare un bit di informazione. Con l’integrazione verticale, è possibile distribuirli su più livelli. È come sostituire un’estesa periferia con dei grattacieli: si ottiene la stessa funzionalità, ma l’ingombro spaziale è ridotto, rendendo al contempo la comunicazione tra i livelli più veloce ed efficiente”, ha spiegato Cao.

I ricercatori riferiscono che il loro processo raggiunge rese di dispositivi del 98-100% utilizzando silicio monocristallino standard, il materiale semiconduttore alla base dell’elettronica moderna. I risultati suggeriscono che la tecnica potrebbe essere adottata in futuro dai produttori commerciali di chip.

“L’integrazione verticale sta già iniziando a farsi strada nei dispositivi commerciali, in particolare nell’hardware specializzato per l’intelligenza artificiale, ma è l’integrazione monolitica che sblocca appieno il potenziale dei chip 3D”, ha affermato Cao. “Per la prima volta, abbiamo rispettato il budget termico dell’integrazione 3D monolitica utilizzando silicio monocristallino standard e abbiamo ottenuto prestazioni senza precedenti.”

I risultati sono stati pubblicati su Nature , una rivista che raramente pubblica articoli di ricerca sulla microelettronica al silicio.

Perché l’industria dei semiconduttori guarda al futuro con ottimismo

Per circa 60 anni, la legge di Moore ha guidato lo sviluppo dei chip. Questo principio prevede che la densità dei transistor sui circuiti integrati raddoppierà all’incirca ogni due anni, portando a processori più veloci ed efficienti.

Questa tendenza si è mantenuta sorprendentemente bene, ma sta diventando sempre più difficile da sostenere.

“In un certo senso, stiamo raggiungendo un limite imposto dalla fisica”, ha affermato Cao. “Se si guarda alle dimensioni effettive dei transistor, non si stanno riducendo, soprattutto in termini di passo dei contatti del gate. Questo perché siamo limitati dalle proprietà intrinseche del silicio e dalle regole fondamentali della meccanica quantistica. Se vogliamo mantenere il trend di aumento della potenza di elaborazione dei nostri microprocessori, dobbiamo iniziare a pensare oltre il semplice comprimere un maggior numero di dispositivi su una singola superficie.”

L’impilamento verticale dei dispositivi offre un’alternativa interessante. Invece di continuare a miniaturizzare i singoli transistor, gli ingegneri possono posizionare più strati di circuiti uno sopra l’altro. Questo non solo crea più spazio per i componenti, ma riduce anche le distanze di cablaggio, diminuendo la capacità parassita e aumentando significativamente la larghezza di banda di comunicazione tra le diverse parti di un chip.

Questi vantaggi sono particolarmente importanti per l’intelligenza artificiale e altre applicazioni di calcolo ad alta intensità di dati.

La promessa dei chip 3D monolitici

Le attuali tecnologie commerciali per chip 3D utilizzano già la tecnica di impilamento, ma in genere prevedono la produzione di dispositivi a semiconduttore su wafer separati prima di unirli. Esempi includono le memorie ad alta larghezza di banda e la tecnologia 3D V-Cache di AMD.

Sebbene efficaci, questi metodi presentano delle limitazioni. L’allineamento tra gli strati è relativamente approssimativo e le connessioni verticali, note come through-silicon vias (TSV), sono relativamente grandi e rade.

L’integrazione tridimensionale monolitica adotta un approccio diverso. Anziché unire wafer già completati, ogni nuovo strato del dispositivo viene fabbricato direttamente sopra quello precedente. Ciò consente connessioni verticali molto più dense, distanze minori tra gli strati e una precisione di allineamento misurata in nanometri.

I ricercatori hanno perseguito questo concetto per anni perché potrebbe aumentare la connettività tra gli strati di un fattore compreso tra 10 e 100 rispetto ai metodi di impilamento convenzionali.

Risolvere il problema del calore

Il principale ostacolo all’integrazione monolitica è stata la temperatura.

La produzione di silicio cristallino di alta qualità e la fabbricazione di dispositivi semiconduttori ad alte prestazioni richiedono in genere temperature prossime ai 1.000 gradi Celsius. Tuttavia, una volta che le interconnessioni metalliche sono già presenti in uno strato di circuito completo, tali temperature le distruggerebbero.

“Generalmente, l’industria accetta che, una volta completato il primo strato di circuiti, il limite di temperatura per gli strati successivi sia di 400 gradi Celsius”, ha affermato Cao. “I ricercatori, sia in ambito accademico che industriale, hanno cercato di aggirare questo limite utilizzando materiali semiconduttori diversi dal silicio monocristallino per gli strati superiori. Tuttavia, i dispositivi risultanti presentano inevitabilmente problemi di prestazioni e affidabilità.”

Precedenti studi hanno esplorato alternative quali silicio policristallino, ossidi metallici amorfi e nanocristallini, nanotubi di carbonio e semiconduttori bidimensionali. Tuttavia, questi materiali spesso introducono limitazioni prestazionali o difetti che creano un’incompatibilità con i transistor al silicio nello strato inferiore.

Le nanomembrane di silicio ultrasottili consentono la produzione a bassa temperatura

Il team dell’Illinois ha sviluppato un processo che preserva i vantaggi del silicio monocristallino rimanendo ben al di sotto del limite termico.

Il metodo inizia con la creazione di nanomembrane di silicio ultrasottili e autoportanti a partire da un wafer donatore. Queste membrane vengono poi trasferite su un substrato ricevente, che contiene già i circuiti completi, mediante una laminatrice a rulli. Il processo di incollaggio richiede temperature non superiori a 200 gradi Celsius.

Poiché gli strati di silicio mantengono la loro qualità cristallina, i dispositivi risultanti conservano prestazioni e affidabilità elevate, rimanendo al contempo entro i limiti termici richiesti per l’integrazione monolitica.

“Il nostro metodo non solo è più facile da implementare e ha costi inferiori, ma presenta anche diversi vantaggi rispetto ai precedenti approcci per impilare i wafer di silicio”, ha affermato Cao. “Le membrane che abbiamo trasferito hanno uno spessore di soli 10 nanometri o meno, rispetto ai 500-700 micrometri di spessore di un wafer tipico. Essendo sottili, queste membrane sono meccanicamente flessibili e si adattano alla superficie sottostante. Questa adattabilità aiuta a evitare difetti interfacciali come i vuoti, che sono comuni quando si cerca di unire due wafer rigidi tramite incollaggio.”

Prestazioni elevate grazie a tre strati sovrapposti.

I ricercatori hanno anche riprogettato l’architettura del transistor.

La produzione tradizionale di transistor si basa su un processo chiamato drogaggio, che introduce impurità nel silicio per controllarne il comportamento elettrico. Tale processo richiede solitamente temperature superiori a 600 gradi Celsius.

Per evitare tali temperature, il team ha utilizzato transistor senza giunzione. In questi dispositivi, il silicio viene drogato in modo uniforme e intenso prima dell’inizio del processo di impilamento. Gli strati di silicio estremamente sottili consentono comunque un controllo efficace da parte del gate del transistor, mentre gli elevati livelli di drogaggio contribuiscono a ridurre la resistenza di contatto parassita.

Utilizzando questa strategia, i ricercatori hanno fabbricato tre strati sovrapposti contenenti ciascuno 625 transistor. I dispositivi hanno mostrato un’elevata uniformità e un’alta resa produttiva.

Le loro densità di corrente in uscita corrispondevano a quelle dei transistor al silicio convenzionali fabbricati su wafer di grandi dimensioni a temperature molto più elevate. Inoltre, superavano le prestazioni dei dispositivi monolitici realizzati con materiali alternativi di almeno un fattore da tre a quattro.

Il team ha collegato gli strati utilizzando interconnessioni metalliche verticali e ha dimostrato con successo la realizzazione di circuiti logici tridimensionali, nonché di celle di memoria ad accesso casuale statiche.

Verso la produzione commerciale di semiconduttori

Secondo Cao, il risultato più significativo potrebbe essere la scalabilità del processo.

“Ma soprattutto, abbiamo dimostrato che questo processo è scalabile”, ha affermato Cao. “È possibile continuare ad aggiungere strati oltre i tre che abbiamo dimostrato. E il processo produrrà transistor ad alte prestazioni con elevata resa e bassa variabilità. Ora disponiamo di solide basi per trasferire questa tecnologia e dimostrarne l’immediato potenziale in una fonderia di semiconduttori industriale.”

Il lavoro è stato svolto attraverso il Center for Advanced Semiconductor Chips with Accelerated Performance dell’Illinois Grainger Engineering, i cui partner industriali includono IBM, Intel e la Taiwan Semiconductor Manufacturing Company.

I ricercatori si stanno ora preparando a trasferire la tecnologia a una fonderia industriale di semiconduttori, un passo importante verso la produzione commerciale di veri e propri chip di silicio monolitici 3D.

Ulteriori contributori allo studio includevano Bao Lam, Yung Man Yu, Hyunjun Nam, Hsu-Chih Ni, Shomik Chatterjee, Shaloo Rakheja e Jian-Min Zhuo.

Il finanziamento è stato fornito dalla National Science Foundation, dai partner industriali del Center for Advanced Semiconductor Chips with Accelerated Performance dell’Illinois Grainger Engineering e dal Silicon Crossroads Microelectronics Commons Hub

Abstract

I circuiti integrati monolitici tridimensionali (3D) promettono vantaggi in termini di densità di impacchettamento, consumo energetico e larghezza di banda di interconnessione, ma richiedono la realizzazione di semiconduttori e transistor ad alte prestazioni sui livelli superiori, nel rispetto di un budget termico limitato e compatibile con l’integrazione back-end-of-line.

I transistor compatibili con il back-end-of-line sono stati realizzati su silicio policristallino ricotto al laser, semiconduttori a ossido metallico, nanotubi di carbonio e calcogenuri bidimensionali. Tuttavia, le loro prestazioni e affidabilità sono di gran lunga inferiori a quelle dei transistor a effetto di campo metallo-ossido-semiconduttore (MOF-T) al silicio di fascia bassa, che mascherano la maggior parte dei miglioramenti offerti dall’integrazione 3D monolitica. Qui dimostriamo che nanomembrane di silicio monocristallino ultrasottili (≤10 nm) uniformemente drogate possono essere impilate verticalmente utilizzando un processo di stampa a trasferimento di rullo scalabile a livello di wafer e tollerante alla topologia del substrato e alla rugosità superficiale, consentendo la fabbricazione sequenziale di più livelli di transistor complementari senza giunzione sullo stesso substrato di partenza a una temperatura di processo ≤ 400 °C. Questi dispositivi raggiungono prestazioni che si avvicinano a quelle dei MOF-T-T all’avanguardia con densità di corrente superiore a 650 µA µm ⁻¹ e una registrazione inter-livello inferiore a 10 nm per l’integrazione verticale ad alta densità. Abbiamo costruito verticalmente porte logiche, tra cui inverter, porte NAND, porte NOR e celle di memoria ad accesso casuale statica, basate su un’integrazione fino a tre livelli con granularità a livello di transistor. Le nostre dimostrazioni offrono una strada promettente verso circuiti 3D monolitici basati sul silicio, in particolare per la ricerca e la prototipazione a basso volume.